32位cpu设计 verilog_

1.学FPGA，verilog，暑看完了夏宇文的那本《verilog数字系统设计》，接下来应该看什么书？fpga该怎么学？

2.请问ARMv7 Processor rev 4 (v71)的手机处理器，是什么构架

3.单周期CPU仿真求问vivado为什么会这样报错

4.如何看待英特尔（intel）CPU机密数据泄露？

5.FPGA和MCU到底是干啥用的?

6.Verilog数字系统设计教程的作品目录

想入门组硬件设计，模电、数电那是最基本的基础知识。

剩下就要看你从事的硬件设计是什么方向了，比如cpu设计、多媒体、音压缩、通讯等，很多方面。

首先还是把学校教的课学扎实吧，别看很多课现在没什么用，等到你真的要用的时候，如果有底子还是很好的。

剩下，你就看看verilog书吧，毕竟要用的语言，不熟悉肯定会说不过去。看看夏宇闻老师的书就行（北航书的），浅显易懂，但里面有不少错，不过可以顺便提高自己的debug能力。

剩下，C语言基础一定要有，不管什么的算法，其原型都需要用c或者matlab进行算法验证，这个知识还是要有的。

剩下，数字信号处理什么的，最好也了解。

其实我最赞赏还是，如果真想学FPGA，学完语言后，整个FPGA开发板，做实验，从跑马灯开始到数字钟，在到后面的异步FIFO、sdram控制器等等，硬件么，经验积累很重要，经验多了，自然就牛了。。。

最后给个建议，无论用verilog描述什么，请切忌，自己描述的电路综合后是什么样子，一定要有个感觉，不能把RTL代码当成像C语言的一样，这个东西综合后是电路。。。。

谢谢~~~~

学FPGA，verilog，暑看完了夏宇文的那本《verilog数字系统设计》，接下来应该看什么书？fpga该怎么学？

同一个项目可以用NIOS2也可以不用就可以完成，这句话说对也可以说不对，这要看是一个什么样的项目，你那样问的话可就说明有CPU和没CPU下的使用情况你还没有搞清楚，这两者并没有完全分开，简单的说就是有交集的地方，FPGA在使用VERILOG情况下，他只是一种硬件怎么说呢，举个不恰当的比喻：就像是人没有大脑一样，没有大脑的情况下人体有的部分受刺激还是可以起反应的，再者在VERILOG的情况下程序运行是并行的，这与在NIOS2的情况下完全不同的，你可以去看在CPU加上系统后对于程序怎么运行的一般用词都是并发而非并行，这是有很大区别的。有NIOS2的情况下那就不同了，可以说不是在没有NIOS2的情况下可以比的，就是人没大脑和有大脑一样，说到底在VERILOG情况下就是一些与非门，而在NIOS2是有一块CPU的。对你最后问的，就像只要点一个灯两者都可以，但是你如果驱动USB，两者都可以，但是NIOS2下驱动要快很多，再者你如果开发一个比较大的产品比喻变频器控制部分那么VERILOG有无能为力了。但如果只作数据传输或是流水线如果用NIOS2那么就显得有点那个什么的了。

请问ARMv7 Processor rev 4 (v71)的手机处理器，是什么构架

1

接下来学SOPC技术(片上可编程系统)：是在FPGA芯片里面移植一个nios软核，然后用c语言编程，进行软件开发。把这个也学了之后就可以学习ucos或者uclinux操作系统,还有ucgui是图形界面，可以显示桌面了。

2

如果继续学习硬件的话就学fpga设计高级教程。

3

想学dsp的话。fpga可以用硬件实现传统dsp的功能，而且速度快得多，那么你可以学dspbuilder.

单周期CPU仿真求问vivado为什么会这样报错

ARMv7 Processor rev 4（v71）使用ARM体系结构。

ARM体系结构，以前称为高级RISC机器（早期称为Acorn RISC机器），是一种32位精简指令集（RISC）处理器体系结构，广泛用于许多嵌入式系统。设计。由于具有节能特性，ARM处理器非常适合移动通信，满足其低功耗的主要设计目标。

ARM系列占所有32位嵌入式处理器的75％，使其成为世界上最大的32位架构。在消费电子产品中的应用，例如便携式设备（PDA，移动电话，多媒体播放器，手持游戏和计算机），计算机设备（硬盘，台式机路由器），甚至是导弹计算机等待军事设施。

扩展资料

ARM本身不会依靠自己的设计来制造或销售CPU，而是将处理器架构授权给感兴趣的供应商。 ARM提供各种许可条款，包括定价和传播。

对于许可方，ARM提供了ARM内核的集成硬件叙述，包括完整的软件开发工具（编译器，调试器，SDK）和包含ARM CPU的硅芯片的销售权。

对于无晶圆厂许可证持有者，他们希望将ARM内核集成到他们自己的芯片设计中，通常用于生产就绪的知识产权核心（IP Core）认证。

对于这些客户，ARM将发布所选ARM内核的布局，以及抽象仿真模型和测试程序，以帮助进行设计集成和验证。更苛刻的客户，包括集成元件制造商（IDM）和晶圆制造商，选择可合成的RTL（寄存器传输级别，如Verilog）形式来获得处理器的知识产权（IP）。

通过集成的RTL，客户可以优化和增强其架构。这种方法允许设计人员完成额外的设计目标（例如高振荡频率，低能耗，指令集扩展等），而不受无法改变电路图的限制。

虽然ARM不授权许可方自行销售ARM体系结构，但许可方可以任意销售工件（如芯片组件，评估板，完整系统等）。商业晶圆厂是一个特例，因为他们不仅获得销售含有ARM核心的硅晶片的许可，而且对于其他客户，他们通常保留重现ARM核心的权利。

与大多数IP销售商一样，ARM根据使用价值确定IP的价格。在架构上，性能较低的ARM内核的许可费用低于高性能内核。就硅实现而言，集成内核比硬件宏（黑盒子）更昂贵。

对于更复杂的定价问题，ARM授权的商业晶圆厂（如韩国的三星和日本的富士通）可以为其晶圆厂客户提供低成本的许可证。

通过晶圆厂自己的设计技术，客户可以获得较低或免费的ARM预付许可费用的ARM内核。与没有自己的设计技术的专业半导体工厂（如TSMC和UMC）相比，富士通/三星对每个晶圆的收费要高出两到三倍。

对于少数应用，设计部门的晶圆厂提供较低的总体价格（由许可费补贴）。对于大规模生产而言，长期降低成本可以通过降低晶圆价格来降低ARM NRE的成本，使专业晶圆厂成为更好的选择。

参考资料：

如何看待英特尔（intel）CPU机密数据泄露？

使用vivado isim仿真的方法和过程如下：

1） 测试平台建立；

a） 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b） 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；

c） 选择要仿真的文件，点击NEXT；

d） 点击“FINISH”，就生成一个Verilog测试模块。

ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial…end模块中的“//Add stimulus here”后面添加测试向量生成代码。

这里给出示例测试代码，将其添加于//Add stimulus here处

#100;

SW = 7;

#100;

SW = 11;

#100;

SW = 13;

#100;

SW = 14;

2） 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，

过程管理区就会显示“Isim simlator”；

3） 下拉“Isim simlator”，选择“Simulate Behioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。

4） 修改后，直接双击“Isim simlator”中的“Simulate Behioral Model”进行仿真。

检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

FPGA和MCU到底是干啥用的?

听到这个大新闻，Intel的"CPU原理图"、志强Verilog代码、芯片backdoor等等关键词着实抓人眼球，是不是中国芯片可以借此弯道超车呢？

上海微电子没入市

Verilog数字系统设计教程的作品目录

不知你有没有用过74系列的数字逻辑芯片，据说可以用74系列的芯片通过连线完成一CPU，CPU是由门电路构成的硬件设备，但是现在你不用在连线了，使用一片FPGA芯片，里面包含了很多门电路，并且连线是可以自由配置的，配置的方法就是使用verilog编程语言，或者其他硬件编程语言，注意，他写出来的是门电路。

在说CPU，通过上面的分析FPGA通过verilog的编程可以编程一片CPU(51单片机)，这么说你可能有点不懂，自己领悟，自己想一想会豁然开朗；此时我们使用C语言在对CPU进行编程（基于指令集的），两者虽然都是编程，但是思路完全不一样。

但是上面两种方法，都可以完成同样的任务，这两者对不同的任务各有倾向，各有优势。。。

第一部分 Verilog数字设计基础

第1章 Verilog的基本知识

1.1 硬件描述语言HDL

1.2 Verilog HDL的历史

1.2.1 什么是Verilog HDL

1.2.2 Verilog HDL的产生及发展

1.3 Verilog HDL和 VHDL的比较

1.4 Verilog的应用情况和适用的设计

1.5 用Verilog HDL设计复杂数字电路的优点

1.5.1 传统设计方法——电路原理图输入法

1.5.2 Verilog HDL设计法与传统的电路原理图输入法的比较

1.5.3 Verilog的标准化与软核的重用

1.5.4 软核、固核和硬核的概念及其重用

1.6 用硬件描述语言(Verilog HDL)的设计流程简介

1.6.1 自顶向下(Top_Down)设计的基本概念

1.6.2 层次管理的基本概念

1.6.3 具体模块的设计编译和仿真的过程

1.6.4 具体工艺器件的优化、映像和布局布线

小结

思考题

第2章 Verilog语法的基本概念

概述

2.1 Verilog模块的基本概念

2.2 Verilog用于模块的测试

小结

思考题

第3章 模块的结构、数据类型、变量和基本运算符号

概述

3.1 模块的结构

3.1.1 模块的端口定义

3.1.2 模块内容

3.1.3 理解要点

3.1.4 要点总结

3.2 数据类型及其常量和变量

3.2.1 常量

3.2.2 变量

3.3 运算符及表达式

3.3.1 基本的算术运算符

3.3.2 位运算符

小结

思考题

第4章 运算符、赋值语句和结构说明语句

概述

4.1 逻辑运算符

4.2 关系运算符

4.3 等式运算符

4.4 移位运算符

4.5 位拼接运算符

4.6 缩减运算符

4.7 优先级别

4.8 关 键 词

4.9 赋值语句和块语句

4.9.1 赋值语句

4.9.2 块语句

小结

思考题

第5章 条件语句、循环语句、块语句与生成语句

概述

5.1 条件语句（if_else语句）

5.2 case语句

5.3 条件语句的语法

5.4 多路分支语句

5.5 循环语句

5.5.1 forever语句

5.5.2 repeat语句

5.5.3 while语句

5.5.4 for语句

5.6 顺序块和并行块

5.6.1 块语句的类型

5.6.2 块语句的特点

5.7 生成块

5.7.1 循环生成语句

5.7.2 条件生成语句

5.7.3 case生成语句

5.8举例

5.8.1 四选一多路选择器

5.8.2 四位计数器

小结

思考题

第6章 结构语句、系统任务、函数语句和显示系统任务

概述

6.1 结构说明语句

6.1.1 initial语句

6.1.2 always语句

6.2 task和function说明语句

6.2.1 task和function说明语句的不同点

6.2.2 task说明语句

6.2.3 function说明语句

6.2.4 函数的使用举例

6.2.5 自动（递归）函数

6.2.6 常量函数

6.2.7 带符号函数

6.3 关于使用任务和函数的小结

6.4 常用的系统任务

6.4.1 $display和$write任务

6.4.2 文件输出

6.4.3 显示层次

6.4.4 选通显示

6.4.5 值变转储文件

6.5 其他系统函数和任务

小结

思考题

第7章 调试用系统任务和常用编译预处理语句

概述

7.1 系统任务 $monitor

7.2 时间度量系统函数$time

7.3 系统任务$finish

7.4 系统任务$stop

7.5 系统任务$readmemb和$readmemh

7.6 系统任务 $random

7.7 编译预处理

7.7.1 宏定义?define

7.7.2 文件包含处理?include

7.7.3 时间尺度?timescale

7.7.4 条件编译命令?ifdef、?else、?endif

7.7.5 条件执行

小结

思考题

第8章 语法概念总复习练习

概述

小结

第二部分 设计和验证部分

第9章 Verilog HDL模型的不同抽象级别

概述

9.1 门级结构描述

9.1.1 与非门、或门和反向器及其说明语法

9.1.2 用门级结构描述D触发器

9.1.3 由已经设计成的模块构成更高一层的模块

9.2 Verilog HDL的行为描述建模

9.2.1 仅用于产生仿真测试信号的Verilog HDL行为描述建模

9.2.2 Verilog HDL建模在TopDown设计中的作用和行为建模的可综合性问题

9.3 用户定义的原语

小结

思考题

第10章 如何编写和验证简单的纯组合逻辑模块

概述

10.1 加法器

10.2 乘法器

10.3 比较器

10.4 多路器

10.5 总线和总线操作

10.6 流水线

小结

思考题

第11章 复杂数字系统的构成

概述

11.1 运算部件和数据流动的控制逻辑

11.1.1 数字逻辑电路的种类

11.1.2 数字逻辑电路的构成

11.2 数据在寄存器中的暂时保存

11.3 数据流动的控制

11.4 在Verilog HDL设计中启用同步时序逻辑

11.5 数据接口的同步方法

小结

思考题

第12章 同步状态机的原理、结构和设计

概述

12.1 状态机的结构

12.2 Mealy状态机和Moore状态机的不同点

12.3 如何用Verilog来描述可综合的状态机

12.3.1 用可综合Verilog模块设计状态机的典型办法

12.3.2 用可综合的Verilog模块设计、用独热码表示状态的状态机

12.3.3 用可综合的Verilog模块设计、由输出指定的码表示状态的状态机

12.3.4 用可综合的Verilog模块设计复杂的多输出状态机时常用的方法

小结

思考题

第13章 设计可综合的状态机的指导原则

概述

13.1 用Verilog HDL语言设计可综合的状态机的指导原则

13.2 典型的状态机实例

13.3 综合的一般原则

13.4 语言指导原则

13.5 可综合风格的Verilog HDL模块实例

13.5.1 组合逻辑电路设计实例

13.5.2 时序逻辑电路设计实例

13.6 状态机的置位与复位

13.6.1 状态机的异步置位与复位

13.6.2 状态机的同步置位与复位

小结

思考题

第14章 深入理解阻塞和非阻塞赋值的不同

概述

14.1 阻塞和非阻塞赋值的异同

14.1.1 阻塞赋值

14.1.2 非阻塞赋值

14.2 Verilog模块编程要点

14.3 Verilog的层次化队列

14.4 自触发always块

14.5 移位寄存器模型

14.6 阻塞赋值及一些简单的例子

14.7 时序反馈移位寄存器建模

14.8 组合逻辑建模时应使用阻塞赋值

14.9 时序和组合的混合逻辑——使用非阻塞赋值

14.10 其他阻塞和非阻塞混合使用的原则

14.11 对同一变量进行多次赋值

14.12 常见的对于非阻塞赋值的误解

小结

思考题

第15章 较复杂时序逻辑电路设计实践

概述

小结

思考题

第16章 复杂时序逻辑电路设计实践

概述

16.1 二线制I2C CMOS串行EEPROM的简单介绍

16.2 I2C总线特征介绍

16.3 二线制I2C CMOS串行EEPROM的读写操作

16.4 EEPROM的Verilog HDL程序

总结

思考题

第17章 简化的 RISC_CPU设计

概述

17.1 课题的来由和设计环境介绍

17.2 什么是CPU

17.3 RISC_CPU结构

17.3.1 时钟发生器

17.3.2 指令寄存器

17.3.3 累加器

17.3.4 算术运算器

17.3.5 数据控制器

17.3.6 地址多路器

17.3.7 程序计数器

17.3.8 状态控制器

17.3.9 模块

17.4 RISC_CPU 操作和时序

17.4.1 系统的复位和启动操作

17.4.2 总线读操作

17.4.3 总线写操作

17.5 RISC_CPU寻址方式和指令系统

17.6 RISC_CPU模块的调试

17.6.1 RISC_CPU模块的前仿真

17.6.2 RISC_CPU模块的综合

17.6.3 RISC_CPU模块的优化和布局布线

小结

思考题

第18章 虚拟器件/接口、IP和基于平台的设计方法及其在大型数字系统设计中的作用

概述

18.1 软核和硬核、宏单元、虚拟器件、设计和验证IP以及基于平台的设计方法

18.2 设计和验证IP供应商

18.3 虚拟模块的设计

18.4 虚拟接口模块的实例

小结

思考题

第三部分 设计示范与实验练习

概述

练习一 简单的组合逻辑设计

练习二 简单分频时序逻辑电路的设计

练习三 利用条件语句实现计数分频时序电路

练习四 阻塞赋值与非阻塞赋值的区别

练习五 用always块实现较复杂的组合逻辑电路

练习六 在Verilog HDL中使用函数

练习七 在Verilog HDL中使用任务（task）

练习八 利用有限状态机进行时序逻辑的设计

练习九 利用状态机实现比较复杂的接口设计

练习十 通过模块实例调用实现大型系统的设计

练习十一 简单卷积器的设计

附录一 A/D转换器的Verilog HDL模型机所需要的技术参数

附录二 2K*8位 异步 CMOS 静态RAM HM65162模型

练习十二 利用SRAM设计一个FIFO

第四部分 语法篇

语法篇1 关于Verilog HDL的说明

一、 关于 IEEE 1364标准

二、 Verilog简介

三、 语法总结

四、 编写Verilog HDL源代码的标准

五、 设计流程

语法篇2 Verilog硬件描述语言参考手册

一、 Verilog HDL语句与常用标志符（按字母顺序排列）

二、 系统任务和函数（System task and function）

三、 常用系统任务和函数的详细使用说明

四、 Command Line Options 命令行的可选项

五、 IEEE Verilog 13642001标准简介

参考文献